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Communication dans un congrès
nFET FDSOI activated by low temperature solid phase epitaxial regrowth: Optimization guidelines
L. Pasini
1, 2, 3
P. Batude
1
M. Cassé
1
L. Brunet
1
P. Rivallin
1
B. Mathieu
1
J. Lacord
1
S. Martinie
1
C. Fenouillet-Beranger
1
B. Previtali
1
N. Rambal
1
M. Haond
2
G. Ghibaudo
3
M. Vinet
1
L. Pasini 1, 2, 3
Auteur
P. Batude 1
Auteur
M. Cassé 1
Auteur
L. Brunet 1
Auteur IdHAL : laurence-brunet
G. Ghibaudo 3
Auteur IdHAL : gerard-ghibaudo ORCID : https://orcid.org/0000-0001-9901-0679
M. Vinet 1
Auteur
1
CEA-LETI - Commissariat à l'énergie atomique et aux énergies alternatives - Laboratoire d'Electronique et de Technologie de l'Information (MINATEC 17, rue des Martyrs, 38054, Grenoble Cedex 9 - France)
- DRT (CEA) - Direction de Recherche Technologique (CEA) : DRT (France)
- CEA - Commissariat à l'énergie atomique et aux énergies alternatives : DRT (Centre de Saclay Centre de Grenoble Centre de Cadarache etc - France)
2
ST-CROLLES - STMicroelectronics [Crolles] (850 rue Jean Monnet BP 16 38926 Crolles - France)
3
IMEP-LAHC - Institut de Microélectronique, Electromagnétisme et Photonique - Laboratoire d'Hyperfréquences et Caractérisation (Site Grenoble : Grenoble INP - Minatec : 3, Parvis Louis Néel - CS 50257 - 38016 Grenoble Cedex 1 / Site Chambéry : Université de Savoie - F73376 Le Bourget du Lac Cedex - France)
- CNRS - Centre National de la Recherche Scientifique : UMR5130 (France)
- USMB [Université de Savoie] [Université de Chambéry] - Université Savoie Mont Blanc (27, rue Marcoz - 73000 Chambéry - France)
- Grenoble INP - Institut polytechnique de Grenoble - Grenoble Institute of Technology (46 avenue Félix Viallet 38031 Grenoble Cedex 1 - France)
- INPG - Institut National Polytechnique de Grenoble (46 avenue Félix Viallet 38031 Grenoble Cedex 1 - France)
- UJF - Université Joseph Fourier - Grenoble 1 (BP 53 - 38041 Grenoble Cedex 9 - France)
Abstract : Low temperature (LT) activation on Fully Depleted Silicon On Insulator by SPER is needed for 3D sequential integration and also provides interest to obtain highly doped abrupt junctions in the standard planar technology. In this work, through the confrontation of electrical data and KMC process simulation we identify the efficient lever to optimize the low temperature device performance. This work evidences that the most suitable integration for LT FET implies a LDD implantation before the first spacer and the raised source drain epitaxy.
Type de document :
Communication dans un congrès
Liste complète des métadonnées
https://hal.univ-grenoble-alpes.fr/hal-02049393
Contributeur : Frédérique Ducroquet <>
Soumis le : mardi 26 février 2019 - 13:23:33
Dernière modification le : samedi 21 novembre 2020 - 03:32:59
Contributeur : Frédérique Ducroquet <>
Soumis le : mardi 26 février 2019 - 13:23:33
Dernière modification le : samedi 21 novembre 2020 - 03:32:59
Identifiants
- HAL Id : hal-02049393, version 1
- DOI : 10.1109/S3S.2014.7028214
Citation
L. Pasini, P. Batude, M. Cassé, L. Brunet, P. Rivallin, et al.. nFET FDSOI activated by low temperature solid phase epitaxial regrowth: Optimization guidelines. 2014 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), Oct 2014, Millbrae, United States. pp.6a.3, ⟨10.1109/S3S.2014.7028214⟩. ⟨hal-02049393⟩
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